半導体チップ上でオペアンプを自作する：オープンソースツールで設計し、シャトル便で製造したチップを測る

こんにちは。今日は半導体回路からオペアンプを自作しましたので、それが出来るまでの工程の紹介と、実際に作ったオペアンプがしっかりと動作するかを検証します。

こちらが実際に作ったオペアンプのシリコンチップです。このチップの上にトランジスタを作って、それをチップ上で配線しているという事をやっています。以前ディスクリートのトランジスタ部品を使ってオペアンプを作りましたが、それの上位互換のようなものを今日はやります。

まずはこのシリコンチップ上で、どのようにしてトランジスタレベルでオペアンプを設計していくのかを紹介します。その前に今日のスポンサーの紹介です。どうぞ。

新製品の設計が思うように進まない、生産体制を整えたいが時間がないなんていう課題を抱えていませんか。今日はそんな課題を解決出来る企業の九州テンにやってきました。無線通信、車載機器の設計開発、そして製造をコアとしている企業です。実際どうやって皆さんの課題解決をサポート出来るのか見ていきます。

まず最初に設計開発ルームにやってきました。無線通信機器の仕様検討、無線回路設計、電子回路設計、プリント基板の設計、組み込みソフトの開発から機構設計までトータルで開発できます。実際に開発したものはこちらの設備を使って評価していきます。無線通信技術をコアにしているだけあってかなり充実していますね。

次は生産ラインにやってきました。クリーンルーム内に最新の生産ラインを保有していて、製造まで一気通貫、高い品質管理のもとでやる事が可能です。こちらは今実装ラインだけですが、こちらの隣にさらに広い組立エリアがあります。ちなみにこちらの工場は地震の少ない長崎県にあるので、自然災害による生産ライン停止のリスクを低減出来る事も特徴です。

設計から製造までの委託先を探している企業の方、ワンストップで高品質を実現する九州テンに丸ごと任せてみてください。

まずは設計の概要や時系列を追っていきます。2025年の6月頃から設計を開始して、設計データの提出締め切りが8月上旬でした。そのためかなり急ピッチでオペアンプの設計方法、ソフトウェアの使い方、そして半導体レイアウトについて勉強しました。

今回オペアンプ回路の設計をするにあたり、オープンソース半導体コミュニティであるISHI会にいろいろとサポートをしてもらいました。ISHI会の活動や、ISHI会が提供している半導体設計のやり方などは全て概要欄にまとまっていますので、気になる人はぜひチェックしてください。

この動画でオペアンプ設計でやった事を全て紹介するのは難しいので、重要な部分だけを紹介しながら進めます。

設計の基本的な流れとしては、回路図を書いて、シミュレーションをして、レイアウトを書いて、そのレイアウトを検証するという流れです。電子回路設計とほとんど同じです。回路シミュレータのLTspiceを使った事があって、回路CADのKiCadで回路を書いた事があれば、簡単なオペアンプ回路の設計とレイアウトも出来るのではないかとは思います。

ただ今回使うソフトの使い方などが少し難しかったりするところもあるので、最初にやるのであればロジックのNOT回路あたりから始めると、挫折せずに進める事が出来ると思います。

次は半導体を設計するソフトウェアについても触れていきます。このようなソフトウェアは基本的に安くはないんですね。ですが実は無償で使えるオープンソースのシミュレーターとレイアウトソフトウェアがあります。ソフトのセットアップが簡単に出来るように有志の人がまとめてくれています。

また半導体の設計に必要なプロセスデザインキット、PDKといいますが、そのようなものも用意されています。非常にありがたい事に、簡単に環境は揃えられるようになっています。実際の手順などは概要欄に書いていますので、ぜひそちらをチェックしてみてください。

ここからは実際の回路設計を紹介します。回路設計するときにディスクリートの半導体を使う場合、部品自体の性能は決まっているので、外付けの抵抗などを使っていろいろ調整する事があると思います。ですがトランジスタレベルの設計では、トランジスタ自体の性能を自分で設定する事が出来るんですね。そうなってくると設計の自由度がかなり広くなります。

自由度が広がるというと良さそうに聞こえるのですが、私みたいな初心者からすると逆に難しくなります。というのもトランジスタの性能をどれくらいに設定すれば良いか分からないからです。今回はだいたいこれくらいの値で設計すると良いという形で、ISHI会の人にいろいろ教えてもらいながら進めました。概要欄にあるPDFの資料を見ながらでも同じような事が出来ると思います。

ちなみに今回はCMOSプロセスで設計をしているのですが、PMOSはNMOSと比べると性能は低いです。PMOSで同じくらいの性能を持たせようとすると、NMOSの面積の2倍くらい必要になってきます。この後のレイアウト設計でもお見せします。

ディスクリート部品を使う場合はコンプリメンタリーのペアを使えば良いので、性能の差をそこまで意識する場面は少ないかと思うのですが、今回のように低レイヤーから設計をしようとすると、このような事も考える必要があるんですね。

こちらが今回設計した回路です。ブロックごとに分けると、この部分が入力の差動増幅回路、このあたりが出力の部分、ここが基準電流源といった具合です。

実際の設計の進め方ですが、回路をブロックごとに分けて、小さく切ってテストベンチを作ります。全部の回路でテストベンチがうまく動いたら、全部くっつけてシミュレーションして、そして問題なく動作するかを確認します。

ここまできたら次はトランジスタのレイアウトの設計です。まず初めに、トランジスタのレイアウトはものすごく奥が深いんだなと今回設計していて分かりました。今回頑張った事や、あとは重要な部分などをいくつか紹介していきます。

こちらが完成版のレイアウトです。パッと見ただけではよく分からないと思うのですが、結構頑張って作った回路です。この部分が入力の差動増幅回路、このあたりが基準電流源、この部分が位相補償などをやっている回路、そしてこの部分が出力の回路です。

こんな事をやったという内容を紹介していくのですが、こちらの差動増幅回路を見ていきます。点対称のような構造になっていますね。これはコモンセントロイドというレイアウトテクニックです。差動増幅回路のようにペアで使うFETの場合に、点対称にレイアウトする事で、ここに書いてあるトランジスタAとBで温度差が生じにくいようにするテクニックです。温度特性が良くなるんですね。

次はダミーポリシリコンです。半導体の製造プロセスの話になりますが、端の方にあるシリコンはどうやら製造時に削れてしまうみたいなんです。そうするとトランジスタが削れてしまうので、回路が設計した特性から外れてしまいます。そのためトランジスタの端に、回路の動作に寄与しないトランジスタを追加で置いておく事で、内部の回路の動作に影響するトランジスタを守る事ができます。

次はダブルビアやダブルコンタクトです。ビアやコンタクトの抵抗値は配線と比べると高いので、複数個ビアやコンタクトを追加して抵抗値を下げています。あとこのようなものは非常に微細な構造をしているので、製造不良などでビア･コンタクトとして機能しない可能性もあります。その対策としてビア･コンタクトを複数作っておいて、不良が起きても動作出来るようにしています。プリント基板でもビアを複数開けて抵抗値を下げるといった事はよくやりますよね。それと同じです。あとは電流が流れる配線は全体的に太くしています。

ちなみにレイアウトができたら、そのレイアウトが回路図と一致しているか、そしてデザインルールに違反していないかを検証する必要があります。レイアウトが間違っていたり、デザインルールに違反していると、一生懸命時間をかけて作ったものを削除して、また最初からやり直しみたいな事にもなってしまいます。これが結構時間のかかる作業です。

なんだかんだ言って回路設計はそこまで時間はかからなかったのですが、レイアウト設計と検証作業に一番時間がかかって、30時間ぐらいは使ったかと思います。

レイアウトが終わったら、半導体を製造しているファウンドリーにデータを渡してチップを作ってもらいます。今回はフェニテックセミコンダクターというところに作ってもらいました。

シャトル便といって、1枚のウェハの上に他の人のチップも一緒に乗せて安く作る事の出来るサービスがあります。例えば今回の場合では、ウェハのこの部分がISHI会、この部分はどこか他の企業が使うエリアみたいなイメージです。要するにこのウェハ1枚に詰め込めるだけ詰め込んで、経済的に試作チップを作りましょうという事です。

実は今回試作したチップは2025年のシャトルで作ったものです。この年は8月が設計データの提出期限となっていて、完成したチップが届くのは12月末頃です。そのためチップが完成するまでにだいたい4ヶ月くらいかかっています。

価格情報ですが、思ったよりも安かったです。20個がベアチップの状態で届いて21万円、LQFPのパッケージに入れる組み立てオプションを入れるとトータルで30万円です。半導体のチップを作るのはもっと費用がかかるのかと思っていたのですが、想像していたよりもずっと安かったです。しかも今回は一つのチップの上に他の人が設計した回路も一緒に載せているので、その人数で割れば1人当たりの費用は数万円まで下がります。ちなみに今回製造にかかる費用はサンケン電気様に出していただいています。

設計もオープンソースソフトウェアを使えば無償で出来るので、オリジナルチップ制作への敷居はかなり下がっていると感じています。プロセスノードも0.6μmなので、今回設計したオペアンプのようなアナログ半導体であれば問題なく作れると思います。国内でこのようなシャトル便をやっているファウンドリーは他にもあるので、興味のある人はぜひ探してみてください。

その後4ヶ月経って、このように製造されたチップが届きました。ちょうどこれの存在を忘れかけていた頃くらいに届きます。

こちらです。ベアチップとパッケージに入ったものを分けてもらいました。パッケージ品については本当によくあるICと同じですね。左側にあるのはベアチップです。カメラで拡大すると、これぐらいが見える限界です。あまりにも小さすぎるので、マイクロスコープを使って観察します。

こちらがチップの全体像です。イチケンが作った回路だけではなくて、他の人が作った回路も一緒に載っています。ICのピンの数は決まっているので、それをみんなで分ける形でチップ上の回路とリードフレームをつなぎます。中にはピンの数が足りなくてつなげていない回路もあります。

真ん中にISHI会とサンケン電気のロゴがあります。こちらの左上にあるのがイチケンが設計した回路です。設計した通りに製造されていると思います。他の人の回路は概要欄のGitHubのリンクにありますので、そちらから確認してみてください。

ここからは自作したオペアンプが動くのかを確認します。このようなクラムシェルタイプの治具がありますので、それにICチップを入れて、ブレッドボード上で回路を作りました。

ICのピンの対応と実際の中身はこのようになっています。この辺りが電源です。外付けの位相補償用のCを付ける場所、そしてVDD、これは私専用の電源の端子です。電流源やカレントミラー用の端子です。今回電流源はこのチップの中に作ってあるので、ここは短絡します。なぜ分けているのかですが、このチップの中で作った電流源が万が一動かなかったときに、外から電源電流を供給して動かせるようにしています。そしてその下2つがオペアンプの入力、オペアンプの出力です。

まず最初はこのようなバッファ回路を動かしてみます。電源は5Vです。今回作ったオペアンプは単電源のものです。そのため電源電圧の半分である2.5Vを中心とした交流電圧を入力します。

では実際に動かします。まずは入力信号だけ見てみますか。これは2.5Vを中心としてピークピーク1Vの入力信号です。そして次にオペアンプの電源を入れます。

良いですね。動いています。上にある黄色の波形が入力電圧、下にある赤色の波形がオペアンプの出力電圧です。

今は動画で撮っているのですが、実際は測定会みたいな事をやりまして、このオペアンプを作るための設計に協力してもらった方々に集まっていただいて測定会をやっています。そのときの様子がこちらです。

オペアンプの消費電流は0.15mAです。結構低消費電流かなと思います。秋月などで売っているNJM3404の単電源オペアンプの消費電流は2mAなので、それと比べると結構低消費電流かと思います。性能はかなわないにしても、まあまあって感じですね。

ここからは入力の信号を変えてみて、どれくらいの性能を持っているのかを見ていきます。まずは入力電圧の振幅を大きくしてみます。大きくしていくと、どこかでこの出力波形がクリップするはずです。

そうすると、入力電圧が2.5Vを中心としてピークピーク4Vくらいでクリップし始めました。出力電圧の最大値はだいたい4.4Vといったところです。この波形の上の方が先にクリップをし始めて、下の方はやはりなかなかクリップしないですね。0Vまで張り付きます。やはり上の方が先にクリップをし始めます。

次は周波数を高くした場合を見ていきます。今は1kHzです。これを10kHzにします。まだ波形は歪んでいなさそうです。大丈夫です。

では次、周波数を100kHzにしてみます。どうでしょうか。まだ大丈夫そうです。波形は歪んでいません。

ここからさらに周波数を高くしていきます。200kHzです。てっぺんのところが歪んでいます。300kHz。300kHzはもうダメです。これはスルーレートの問題だと思うのですが、波形が三角波のようになっています。

では実用上どれくらいの周波数まで行けるか見てみます。300kHzから10kHzずつ周波数を低くしていくと、そうですね、だいたい200kHzくらいまで使えるような印象です。ピークのところで若干波形は歪んでいるのですが、まあ許容範囲かなと思います。

次は矩形波を入力したときの出力の波形を見ています。やはりこのようにリンギングはある程度します。これは位相補償のキャパシタなども結構効いてくる部分です。一応内部に位相補償のキャパシタは作ってあるのですが、外付けのCを追加する事で位相補償をさらに効かせる事もできます。

例えば10pFぐらいの外付けのCを追加すると、このような波形でリンギングがだいぶ減っているのが分かるかと思います。これがこうです。外すとこうなります。

次はこのような非反転増幅回路を作ってみます。こちらが動作しているところです。一応振幅は2倍に増幅されていて、問題なく動いていそうな雰囲気はしています。入力電圧を大きくしていくと、良いですね。ただ振幅がある程度大きくなってくると、このようにプラスのピークの部分がクリッピングしてしまいます。やはり内部の設計がまだまだって事なんでしょうかね。これを見てみると、出力の電圧が3.2Vくらいでクリップしています。

次はこちらにあるような反転増幅回路を動かしてみます。今このように動かしているのですが、きちんと反転増幅できています。入力電圧の振幅を大きくしていきます。そうしますと、増幅できています。ただこのようにある程度大きくしていくと、波形がクリッピングしています。入力電圧が2.9Vを超えたあたりから、すでに出力電圧の波形がおかしくなっています。

次はどれくらいの負荷までドライブ出来るのか見てみます。こちらのバッファ回路で抵抗負荷をドライブしてみます。まずは10kΩをドライブしてみます。ダメですね。というのも今回オペアンプ内部の出力のバッファを強化していないので、重い負荷は駆動できません。もし重い負荷を駆動したいのであれば、設計段階で出力の後段にバッファ回路を追加する必要があります。

では実際どれくらいの負荷ならドライブ出来るのかという話ですが、今こちら80kΩの負荷をドライブしている状態ですが、これでもまだ出力波形は歪んでいます。そのため相当軽い負荷しかドライブはできなさそうです。ちなみに入力の振幅を減らしていくと、このように一応振幅が小さい状態であれば、もう少し重い負荷はドライブ出来るようです。それでも10kΩ程度はドライブはできません。

というわけで今日はオペアンプを半導体チップレベルで設計･製造、そして出来上がったオペアンプ回路が問題なく動作するかを確認してきました。いざ作ってみると、設計やレイアウトに多くの時間が必要だという事が分かりました。特にレイアウトについては時間が溶けていくレベルです。

例えば回路図ではこの接続だけど、トランジスタのレイアウトではこのように配置･接続した方が性能が出るのではないかとか、ファウンドリーでのプロセスの影響を受けにくいレイアウトをするにはこのようにすれば良いのではないかとか、あとは回路図に載っていないレイアウトのテクニックなどもやろうとすると、トランジスタのレイアウトにはいくら時間があっても足りないです。

このような半導体の設計は締め切りの期限がありますので、時間が足りない場合はある程度妥協したレイアウトで製造に出す事も、実際の業務ではあるかもしれないですね。今回やったレイアウトについても、どうしても時間が割けない部分がありましたので、そのようなところについてはある程度妥協したレイアウトにはなっています。そんな事もあったのですが、最終的にはオペアンプとして問題なく動作していました。

もし半導体の設計やレイアウトに興味のある人は、やり方がまとまっている資料を概要欄に貼り付けてありますので、ぜひチェックしてみてください。

というわけで、もしこの動画が役に立ちましたら高評価お願いします。何か気になる事がありましたら、ぜひコメントで教えてください。それでは最後まで動画のご視聴ありがとうございました。